一、对ADC电路采用浮地的研究（论文文献综述）
符征裕[1]（2021）在《高速模数转换器芯片的研究与设计》文中研究说明通信系统带宽的增加对其构件的性能提出了巨大的需求。模数转换（ADC）器芯片作为通信设备中的关键构件,近年来随着5G网络的逐渐普及,需要更加高速、低功耗、高精度的ADC芯片。因此,不管在工业界还是学术领域对高速ADC的研究都是一个吸引力较强的课题。而得益于半导体工艺的进步,器件尺寸、速度等性能的提升,使得具有功耗低、结构简单及占用面积小等优点的逐次逼近型（SAR）ADC脱颖而出,可以满足高速低功耗ADC的设计要求,而被广泛使用并逐渐成为当前研究热点。论文的主要工作是面向高速信号链应用的需求,设计一款兼顾高速、低功耗的单通道2bit/cycle SAR ADC。分析2bit/cycle ADC具体行为模式,建立Matlab数学模型分析ADC电路中非理想因素的影响。本次设计的高速ADC采用“2bit/cycle+1bit冗余+1bit/cycle”的结构,前4次转换采用3个比较器产生2bit/cycle输出相比于传统的1个比较器1bit/cycle输出,极大的提升采样速率;同时在高速转换的前提下增加1bit的冗余位,提供足够的冗余范围保证ADC的精度;每次ADC的最后一次转换采用1bit/cycle结构仅用到1个比较器,因此提出一种循环后台自校准电路,循环校准另外两个空闲的比较器,实时跟踪校准因外部环境影响导致的失调电压变化,避免额外校准相位的使用,缩短转换时间;全定制一种梳状叉指型单位电容,建立一个电容值以高斯函数分布的Verilog-A模型,并以此分析电容阵列间失配的影响;提出一种二次折线补偿基准电路,解决因首次补偿引起温漂曲率过大的问题,使得ADC在较宽的温度范围内稳定工作。本文基于40nm CMOS工艺对设计的异步2bit/cycle SAR ADC进行仿真验证。后仿结果表明,电源电压为1.1V,采样频率500MS/s,输入频率为250MS/s下,信噪失真比达到48.67d B,有效位数达到7.79bit,无杂散动态范围达到62.44d B,功耗为3.1m W,品质因数为28.01f J/conv.step,其性能指标满足设计要求。
行苗[2]（2021）在《基于PID算法的AGC系统设计》文中研究表明通信系统受到外界因素影响,导致接收机接收到波动较大的信号,为了实现基带信号的正确解调,需要在接收机中加入AGC自动增益控制电路,通过增益补偿的方式达到信号稳定输出的目的。本文提出了模数混合AGC系统的设计方案,该结构利用FPGA完成数字处理模块的设计,并将转换为模拟信号的控制电压反馈到可变增益放大器VGA,通过控制VGA的增益调整输出功率。本文主要工作内容如下:（1）本文描述了模数混合AGC系统的硬件结构框图,并根据设计指标选择合适的器件类型。采用多级低噪声放大器级联VGA的形式完成射频增益链路的设计,并利用开关控制固定增益放大器,为测试提供多种可能性。在控制电压反馈链路中选择线性度高、动态范围大的对数检波器,采样率高的单通道ADC模数转换器,Spartan6系列的FPGA芯片和单通道输入/双通道输出的DAC数模转换器。根据系统的结构框图和器件的数据手册完成整个电路的设计,进行PCB板的绘制,并完成硬件实物图的加工。（2）本文在数字处理单元实现AGC增益自动补偿的功能,利用Verilog HDL语言编写PID增益调控算法,在FPGA芯片内完成对输出偏差的补偿。数字设计采用自顶而下的方式,首先利用SPI串口协议完成对AD9233内部寄存器的配置,配置完成后,ADC模数转换器将检波输出电平转换为相应的偏移二进制码;然后在PID增益调控模块中对ADC采样数据的平均值与目标输出功率之间的误差进行比例-积分-微分运算;最后利用DAC总线控制模块驱动数模转换器AD5322,并将转换后的模拟输出量作为VGA芯片的控制电压。利用Modelsim软件完成各模块的功能时序仿真,利用ISE工具进行时序约束和布局布线操作,通过JTAG接口将设计代码的bit流文件加载到FPGA芯片的Flash内,完成系统数控处理单元的设计。（3）本文搭建了模数混合AGC系统的测试平台,验证分析了可变增益放大器ADL5246和对数检波器ADL5513的实际工作情况。测试结果表明,该系统的工作频率为1.9GHz,当输入信号功率为-33dBm～9dBm时,通过改变VGA的控制电压调整系统增益,输出功率稳定在-15dBm左右。
董若石[3]（2021）在《并行交替采样失配误差自动标定及修正技术的研究》文中研究说明在当代核电子学领域中,波形数字化是高速信号测量技术中的一个重要研究方向,其基本思想是通过采样直接获取波形,再结合数字信号处理过程完成波形相关信息的提取。因此,波形数字化一直是核电子学领域中的研究热点。并行交替采样（Time-interleaved Analog-to-Digital Conversion,TIADC,中文也称时间交替采样或时间交织采样）技术通过多个模拟-数字转换器（Analog-to-Digital Convertor,ADC）以不同相位并行的对输入信号采样,使系统采样率得以突破单片ADC的采样率极限。然而,TIADC系统的性能会受到不同ADC通道间的失配误差影响,因此,失配误差的修正是该研究方向上的关键技术。此前,针对不同应用已经有了大量的修正算法的研究,例如通过完美重构修正算法可实现宽带下的失配误差修正等。这些修正算法往往都是以固定温度下对应的固定失配误差系数为前提。而在实际应用中,经常会遇到电子学系统处于变温环境导致失配误差随之变化的情况,这使得已有的修正方法的应用受到一定的局限性。因此,在变温情况下的失配误差的标定和修正是一项需要研究的重要问题。对上述问题,本论文的研究方向主要包括以下两点。1)考虑到环境温度变化引起的失配误差变化,需研究如何提取系统当前所处的环境条件下的失配误差系数,并实现修正参数的自动调整。2)在以往的工作中,失配误差的标定往往是通过软硬件结合的方法进行,通过硬件采样和软件计算得到标定结果。此过程对于实际应用来说过于繁琐,效率较低,因此需基于硬件设计一种自动标定的方法以提高标定效率。在本论文中,分别对上述两个问题提出了解决方案:通过在变温环境下对失配误差系数的进行温度差值实现对系统当前温度下的失配误差系数的获取。通过求解完美重构方程组计算当前温度下的修正参数,实现变温下修正参数的自动调整。通过设计失配误差以及修正参数计算的硬件逻辑实现系统的自动标定。此外,本论文还在方法研究的基础上,设计了一套20 Gsps 12位的TIADC系统,对设计方案进行了验证和测试。本论文结构如下:第一章是引言部分,介绍了基于ADC采样的波形数字化技术,其中特别介绍了几种在当代高速ADC中常用的结构。同时还介绍了 TIADC系统的基本原理,说明了采用并行交替采样技术对提高波形数字化系统采样率的必要性,并介绍了 TIADC系统的发展情况和应用领域。第二章是调研部分,介绍了 ADC的基本参数、失配误差参数以及常用的失配误差校准方法,其中主要包括后台校准和前景校准两种技术路线。还针对应用中的测量需求提出了本课题所要解决的主要问题,既实现变温条件下的修正参数自动适配,同时完成TIADC系统的自动标定和修正。并结合所调研的校准方法的特点,明确了本课题所采用的校准路线。第三章是方案设计部分,基于先前研究中提出的宽带完美重构修正算法,设计了可基于FPGA硬件实现的失配误差自动标定方案、实时修正方案以及变温环境下的修正参数自动适配方案。第四章是验证系统硬件设计部分。为了验证上述方案,在本课题中采用2片10 Gsps的ADC设计了一个具有20 Gsps采样率,12比特分辨位数的TIADC系统。在硬件系统的设计中,进行了多种仿真以保证该系统具有较高的动态性能指标。第五章是硬件逻辑设计部分。基于上述校准方案和硬件系统,设计了用于失配误差自动标定和实时修正的FPGA逻辑。并特别对实时修正逻辑设计中涉及到的逻辑结构优化和逻辑资源的物理结构优化进行了介绍。第六章是测试部分,在20 Gsps TIADC的硬件系统上对所设计的自动标定和修正方案进行了功能验证和性能测试,给出了测试结果。由测试结果表明,本课题所设计的方案可以实现对TIADC系统的失配误差自动标定、实时修正以及变温下的修正参数自动适配。修正后的有效位性能可达到8.7 bits@647 MHz,8.5 bits@2.4 GHz,7.2 bits@5.9 GHz。第七章是对本论文的总结与展望。
杨月[4]（2021）在《国产高速ADC采样率倍增应用验证与拉偏设计》文中指出模数转换器在数据采集系统中占有不可撼动地位,应国家对集成电路国产化设计的需求,国内研究所和芯片制造商投身于ADC的研发之中,然而,国内厂商对于ADC的性能测试和应用验证方面经验尚未不足。因此,受国内某芯片制造厂商委托,本单位利用技术经验对其研发的高性能模数转换芯片MBxxxx进行拉偏测试和应用验证,一方面,拉偏测试可以对ADC的性能进行更为全面的测试,为器件手册的编写和用户使用提供参考;另一方面,应用验证可以为用户提供使用较低采样率的国产ADC搭建更高采样率数据采集系统的方法。本文的主要内容分为应用验证和拉偏设计两个部分:一、应用验证:首先,通过时间交替采样技术,使用两片采样率为2GSPS的国产ADC芯片交替采样,实现采样率为4GSPS,分辨率为12bit的采样率倍增应用验证模块设计。包括对宽带多路驱动电路设计,多相采样时钟电路设计,同步复位电路设计等;然后对高速数据流进行数据接收和处理以扩充数据采集模块的功能。主要设计了基于IDDR的数据降速模块和基于FIFO的数据缓存模块,完成数据拼合、数字触发、并行抽点和峰值检测的功能,以实现波形的正确显示;最后,研究TIADC系统的系统误差估计与校准方法。通过正弦拟合算法对TIADC系统的三种误差分别进行估计,并通过模拟校正和数字后校正相结合的方法对偏置、增益和时间误差进行校正。二、拉偏设计:首先,根据拉偏设计板中需求项拉偏的范围和步进对拉偏电路进行设计,通过可程控方式实现对采样时钟、共模电压和供电电压的高精度拉偏;再对拉偏测试中ADC的性能进行测量。包括对芯片的动态特性参数和静态特性参数进行测试,并对国内外兼容ADC芯片的性能变化曲线进行对比。实验结果表明,本文通过TIADC技术构建的采样率倍增应用验证模块经过误差校正后,系统采样率可达4GSPS,有效位数高达9.08bit,满足设计指标需求,可为用户设计高采样率的采集模块提供参考;本文设计的拉偏测试方法可以对需求项进行误差范围小于10%的高精度拉偏,从性能变化曲线可以得出国产ADC的推荐工作条件。此外,通过国内外ADC的性能变化曲线对比,可以帮助用户和生产厂家进一步了解国产ADC的性能。
潘龙[5]（2021）在《12 Bits分段式逐次逼近型模/数转换器》文中认为近年来,模/数转换器已经被广泛应用于通信、仪表、生物医学、图像传感等各个领域。随着科学技术的发展与进步,人们对模/数转换器的性能:速度、精度、面积、功耗等提出了更高的要求。逐次逼近型模/数转换器（SAR ADC）相比于流水线型模/数转换器（Pipelined ADC）及过采样型模/数转换器（Sigma-Delta）,在速度和精度上均有较好的表现,此外由于其工作原理以及结构较为简单,功耗较低,面积较小等优点,目前已经在市场上占据较大份额,在仪器仪表,图像处理,数据采集中均有广泛应用。本文基于图像传感器应用需求,采用伪差分结构实现单端输入SAR ADC,对前一级驱动能力的要求大大减小。整体电路采用异步时序,提高了采样速度。采样电路摒弃了传统的MOS开关和CMOS开关,采用新型栅压自举技术,使得开关管栅源两端电压维持为电源电压的大小,开关的导通电阻（Ron）保持为一恒定值,大幅度提升采样网络的线性度。比较器采用轨对轨输入,前置运放与动态锁存器组合的架构,DAC电容阵列采用MIM电容,单位电容值为6.25f F。此外,为了追求更小的版图面积,还采用分段式电容阵列。逐次逼近寄存器采用真单相时钟（TSPC）D触发器设计,TSPC可应用于较高速场合,且结构比较简单。逻辑控制模块产生各个模块所需要的控制信号,主要作用是控制电容阵列下极板的接法。本文主要基于Cadence软件平台,采用0.18μm 1P4M CMOS工艺对SAR ADC进行设计。通过快速傅里叶变换,得到仿真结果:当采样频率为20MHz,SAR ADC动态性能为SFDR=76.34d B,THD=-76.15d B,SNR=73.85d B,SINAD=71.84d B,ENOB=11.64Bit。
陈韵怡[6]（2021）在《基于14nm FINFET工艺12位500KSPS逐次逼近型ADC设计》文中指出随着计算机、无线通讯等技术领域的发展,信息的数字化处理得到了广泛的应用,如今整个人类社会已进入到了数字时代,各类数字化电子产品应运而生。而在现实环境中,人们接触的信息如声、光等多为模拟量,因此用于将模拟信号转化为数字信号的模数转换器的设计成为了数字化信息处理系统的关键技术之一。其中,逐次逼近型（Successive Approximation Register,SAR）ADC,由于具有功耗低、结构简单、面积小等优点,在诸多ADC类型中脱颖而出。本文基于某片上系统（System on Chip,SoC）应用,设计了一款12位全差分结构的SAR ADC。主要内容如下:1、简述ADC基本理论,包含工作原理、性能参数、不同类型ADC结构特点及优缺点等。2、阐述SAR ADC外围电路的设计,包括高低压电平转换电路和基准源电路。由于在SoC系统中,数字电路和ADC电路分别使用0.8V和1.8V供电,因此,高低压电平转换电路用于实现0.8V与1.8V电平的转换,以满足数字电路与ADC间的连接需求;同时通过带有修调电阻的带隙基准为ADC核心电路提供稳定的正负参考电平和共模电平,并且在带隙基准源核心电路设计中分压电阻采用工程变更指令（Engineering Change Order,ECO）方案,便于定位问题,方便后期快速修改。3、重点论述了SAR ADC核心电路设计,在电容阵列设计中,采用分段电容结构,两段电容之间的桥接电容以单位电容替代分数电容,并将冗余位移至高位中的最后一位,以达到在不影响线性度的同时提高了整个电容阵列的匹配性。同时,将电容阵列设计成全差分结构并结合下极板采样技术,以减小电荷注入以及时钟馈通带来的非理想影响。在采样开关的设计中采用Bootstrap开关结构,来实现开关电阻与采样信号不相关,进一步提高了电路的线性度。在比较器设计中,采用预放大级联锁存的结构以满足高分辨率和高比较速度的需求,同时结合输出失调存储技术,以降低比较器失调电压对整个电路的影响。4、介绍了版图设计上的注意事项和设计规范,完成了SAR ADC整体版图设计及电路后仿真。本论文基于SMIC 14nm FINFET工艺进行电路设计,版图面积为186μm×136μm。后仿真实验结果表明:在1.8V供电电压下,采样速率为500kHz,信噪比（Signal and Noise Ratio,SNR）为64.43dB,信噪失真比（Signal to Noise and Distortion Ratio,SNDR）为63.72dB,总谐波失真（Total Harmonic Distortion,THD）为-72.12dB,无杂散动态范围（Spurious Free Dynamic Rage,SFDR）为72.26d B,有效位数（Effective Number of Bits,ENOB）为10.29bit,功耗为3.85mW。
司涛杰[7]（2021）在《高精度六位半DMM模块设计》文中提出DMM（数字多用表）因为其精度高、测量范围广的特点,被广泛应用于工业测量之中。DMM常常被赋予图形显示、数学计算等辅助功能,以适应不同的测量环境。本课题为适应特定的工业测量环境,设计了一个可实现远距离通信、可通过上位机控制的六位半DMM模块。论文从硬件入手,完成了六位半DMM模块的电压、电流、电阻测量电路以及控制电路的设计。硬件设计方案中,包括采用电阻分压网络实现大电压测量的方案、采用I/V转换电路实现电流测量的方案、采用恒流源法实现电阻测量的方案。最后完成了六位半DMM模块数据采集与控制电路具体的硬件设计。其次是六位半DMM模块的软件设计方案。其中包含了上位机软件设计方案、控制软件设计方案以及数字滤波算法的设计方案。软件设计方案中,详细说明了上位机的实现过程、控制软件的实现过程以及软件滤波算法的原理与实现过程。论文最后是对六位半DMM模块的功能与性能的测试与验证。完成了测试平台的搭建、制定了系统的功能测试方案以及电压、电流、电阻的精度验证方案,得出六位半DMM模块的功能以及性能指标都符合设计要求的结论。论文详细分析了六位半DMM模块的软硬件设计方案,并对其进行了功能以及性能的测试。最终得出结论,本次课题设计的六位半DMM模块满足设计要求中的功能以及性能指标。
张家宜[8]（2021）在《多模式感知传感器接口的模拟前端电路研究与设计》文中认为近年来,智能传感器在人们的生活中占的比重越来越大,多传感器微系统在工业界受到广泛关注。传感器的模拟前端主要包括接口电路和模数转换器（ADC）,其作用是将各种携带传感信息的非电或电可转换信号转化为电压电流信号,最终输出数字二进制码。针对于特定架构和功能设计的模拟前端电路不适用于物联网无线多传感器节点系统,因为这些专用模拟前端无法有效利用高度集成微系统中的共享资源。在可穿戴智能设备、生物医疗电子设备、环境监控系统和智能家居等领域均要用到各种各样的传感器,其模拟前端应该具有通用性、可扩展性和低功耗等特性。随着半导体纳米工艺的进步,供电电压的持续降低使得电路动态输入输出范围减小,然而噪声却无法缩放,因此增加了模拟电路对噪声的灵敏度,最终使得模拟电路中的信噪比等参数显着降低,极大地限制了电路的性能。ADC是模数域之间的关键一环,必须寻求便捷、有效的方法来突破工艺发展对ADC性能的限制。本论文的主要设计内容如下:（1）构建可重构多传感器接口电路。在开关电容器技术的基础上,本文通过共用一个运算放大器实现可重构的多传感器接口电路。传统的传感器接口电路只针对特定的传感输入类型,每个接口电路对应一个运放。本论文通过开关、电容和电阻实现接口电路的重构,使得多个传感器信号共用同一增益放大器,提高了通用性,可以有效地减小芯片面积和降低功耗。相对于传统基于斩波技术的接口电路,本文可与采样系统兼容,且无需外加滤波器,具有更宽的输入输出摆幅。本文对电压、电流、电阻和电容等多种传感器模式分别进行结构分析和电路仿真,实现高度可扩展性的通用传感器接口电路设计;（2）为了实现高分辨率的时域ADC设计,本文建立高线性度和宽输入电压范围的电压延迟单元。通过对电压域ADC和时间域ADC的分析对比,时间域ADC的发展顺应CMOS工艺的发展,电源电压的降低是因为工艺制程的不断减小,因此时间分辨率得以提高。为了构建电压域与时间域的桥梁,本文结合电流饥饿技术和体偏置技术,突破了传统结构在高转换线性度和宽输入动态范围上的瓶颈,实现了具有高线性度和轨到轨输入动态范围的新型电压-延迟单元电路;（3）使用XFAB 0.18μm标准CMOS工艺,在Cadence virtuoso中实现了一个VCO型一步式转换的时间域ADC,仿真测试结果表明,当输入电压线性范围为400m V,采样率为100k S/s,输入信号频率为42578.125Hz时,对比单端输入模式和差分输入模式的结果,该ADC的SFDR从38.9501 dB提高到70.6534 dB,SNDR由37.9755 dB提高至67.2136 dB,ENOB从6.0159-bits提高为10.8727-bits;采样率为150k S/s时,对比采用不同线性度的电压延迟单元的ADC测试结果,使用线性度更高的延迟单元电路后,该ADC的SFDR提高了约23.3dB,SNDR提高了约13.5dB,ENOB提高了2.2-bits。
李纪桐[9]（2021）在《面向CMOS图像传感器的模数转换器设计研究》文中研究表明随着CMOS工艺的发展,CMOS图像传感器因为其卓越的性能成为图像采集的重要模块。模数转换器作为CMOS图像传感器读出电路的核心模块,其性能成为制约图像传感器采集速率与成像质量的关键因素。因此,对CMOS图像传感器中模数转换器的研究十分必要。本文依托国家重点研发计划“高灵敏度、高动态范围微光器件像素阵列设计”及某部委基础科研“XXXX平台技术研究”,对CMOS图像传感器中的模数转换器开展设计研究,以提高CMOS图像传感器成像质量及帧率,降低功耗。本文主要研究内容包括:首先,基于0.18μm CMOS工艺提出一种列级模数转换器。该模数转换器采用单斜结构,并引入一种基于智能优化算法设计的低失调轨到轨比较器。轨到轨的设计增加了电路的可量化范围,而对比较器的失调校准则提高了电路精度。进一步根据列级模数转换器在CMOS图像传感器中的结构特点,利用智能优化算法在确保比较器正常工作的同时,对比较器功耗进行优化,进而达到降低CMOS图像传感器功耗目的。在TT工艺角,27℃的条件下,输入19.34k Hz正弦信号时,采样频率为38.91k Hz,有效位数达到9.72bit,SNDR为60.8d B。其次,为了解决列级单斜模数转换器量化速度慢,周期长的问题,提出一种像素级两步斜率模数转换器。该模数转换器将量化过程分为两步,使原有一次量化所需1024个时钟周期降低到64个时钟周期。同时,通过对斜坡产生器的改进,使其能够产生两种斜率不同、方向相反的斜坡信号;在比较器前加入一个采样电容及几个开关电路,使比较器在完成比较功能的同时,又可对模拟信号进行加法操作;引入数据处理模块对电路最终输出数字码进行误差校准,提高精度。在TT工艺角,27℃的条件下,输入95.83k Hz正弦信号时,采样频率为195.08k Hz,有效位数达到9.25bit,SNDR为61.2d B。最后,完成了所提出两种模数转换器的版图设计。依据两种电路在图像传感器中的不同位置,采用不同的布局方法对电路版图进行设计。对列级模数转换器版图设计时,降低了版图宽度以方便集成;在对像素级模数转换器版图设计时,确保了像素大小,进而保证光电二极管填充系数。
高希红[10]（2021）在《高速高精度模数转换器分辨率提升应用验证及拉偏测试》文中指出高速高精度模数转换器（Analog-Digital Convert）在数据采集领域的地位越来越突出。作为模拟和数字信号转换器件,ADC的性能和指标对采集系统整体的功能起决定性作用。ADC的分辨率越高,转换的精度也越高,对微小的信号识别能力也越强,就目前国内集成电路的发展状况而言,利用多片低量化位数的ADC来提升系统的分辨率也是重点研究内容之一。与此同时,由于国内集成电路发展较国外晚,能够有效评估ADC的指标性能也是国内集成电路研究的热门方向。本文主要以提升系统的分辨率以及高效测试ADC在最差环境条件下性能指标为主题展开研究。本论文基于AD9690模数转换器设计了AD9690分辨率提升应用验证板卡和AD9690拉偏测试板卡。应用验证主要是针对如何提高系统的分辨率进行设计。系统分辨率的提升以并行采样求和法作为研究的基本理论依托,其主要的原理是降低系统噪声比重,从而提高信噪比来达到提升系统分辨率和有效位数的目的。为了高效率的完成ADC的指标测试,本文设计了覆盖手册规定的环境条件拉偏功能,并用可编程控制的方式来简化测试流程。在拉偏条件下实现静态指标和动态指标的测试。本文主要完成的工作如下:1、根据指标的要求,对分辨率提升的基本原理进行分析,依据时间同步并行采样求和理论用4片AD9690芯片完成系统分辨率提升总体方案的设计。根据AD9690芯片的拉偏条件要求,按照功能分模块化对拉偏测试方案进行设计。2、设计分辨率提升应用验证系统的硬件电路,硬件设计包括信号调理电路、多ADC同步电路以及低抖动时钟电路。逻辑设计包括基于JESD204B接口的采集数据预处理和解映射、多ADC同步逻辑以及高速数据流的同步缓存。3、根据拉偏测试系统的功能要求完成了其硬件电路和逻辑设计。包括供电电压拉偏、共模电压拉偏、时钟拉偏、输入信号拉偏以及电压监控等电路的设计。4、详细阐述ADC的动态参数和静态参数以及相关指标的常用测试方法。搭建了测试平台,在实验室条件下完成系统分辨率的提升指标和拉偏条件下ADC的指标测试。通过对上述研究内容的设计。本文利用AD9690芯片实现了系统分辨率的提升以及指标规定的拉偏功能的设计,并应用正弦直方图和FFT的方法分别对静态指标和动态指标进行了测试,测试指标与手册差异较小。
二、对ADC电路采用浮地的研究（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、对ADC电路采用浮地的研究（论文提纲范文）
（1）高速模数转换器芯片的研究与设计（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| §1.1 课题研究背景及意义 |
| §1.1.1 高速ADC的需求及应用 |
| §1.1.2 高速ADC的发展 |
| §1.1.3 本文的研究目标 |
| §1.2 国内外研究现状 |
| §1.2.1 工业界研究现状 |
| §1.2.2 学术界研究现状 |
| §1.3 本文的主要研究内容 |
| §1.4 本文的结构安排 |
| 第二章 高速模数转换芯片的概述 |
| §2.1 ADC的基本原理介绍 |
| §2.1.1 采样 |
| §2.1.2 量化 |
| §2.2 ADC的主要性能指标 |
| §2.2.1 基本性能指标 |
| §2.2.2 静态性能指标 |
| §2.2.3 动态性能指标 |
| §2.2.4 FoM性能指标 |
| §2.3 高速ADC的主要技术介绍 |
| §2.3.1 系统级提升采样速率的结构 |
| §2.3.2 电路级提升采样速率的技术 |
| §2.4 本章小结 |
| 第三章 系统电路的原理与误差分析 |
| §3.1 SAR ADC系统架构 |
| §3.1.1 本文采用的2bit/cycle的系统架构 |
| §3.1.2 SAR ADC的非理想因素分析 |
| §3.2 采样保持电路分析 |
| §3.2.1 简单的采样电路 |
| §3.2.2 栅压自举采样电路 |
| §3.2.3 采样电路中非理想因素分析 |
| §3.3 数模转换电容阵列分析 |
| §3.3.1 常见CDAC开关时序 |
| §3.3.2 CDAC建立时间误差分析 |
| §3.3.3 单位电容失配分析 |
| §3.3.4 单位电容的选取 |
| §3.4 比较器电路的分析 |
| §3.4.1 动态比较器 |
| §3.4.2 比较器的噪声分析 |
| §3.4.3 比较器失调误差分析 |
| §3.4.4 本文采用的失调校准方案 |
| §3.5 异步时钟电路 |
| §3.6 异步时钟控制SAR逻辑电路 |
| §3.6.1 传统SAR逻辑分 |
| §3.6.2 开窗结构的SAR逻辑分析 |
| §3.7 基准电压产生电路 |
| §3.8 本章小结 |
| 第四章 电路设计与前仿真 |
| §4.1 采样保持电路的设计 |
| §4.2 CDAC的设计 |
| §4.2.1 CDAC-SIG |
| §4.2.2 CDAC-REF |
| §4.3 比较器电路设计 |
| §4.3.1 本文动态比较器设计 |
| §4.3.2 循环后台自校准电路设计 |
| §4.4 异步时钟电路设计 |
| §4.5 SAR逻辑电路设计 |
| §4.5.1 EN信号生成单元 |
| §4.5.2 数据锁存单元 |
| §4.5.3 CDAC-REF控制开关电路 |
| §4.6 全局时钟及输出校正电路设计 |
| §4.6.1 输出DEC电路的设计 |
| §4.6.2 全局时钟产生电路 |
| §4.7 共模电平产生电路设计 |
| §4.8 整体电路性能仿真 |
| §4.9 本章小结 |
| 第五章 电路版图设计与后仿真 |
| §5.1 系统版图设计及注意事项 |
| §5.2 关键模块电路版图设计 |
| §5.2.1 全定制单位电容阵列 |
| §5.2.2 比较器版图设计 |
| §5.2.3 采样开关的设计 |
| §5.3 系统版图电路后仿真 |
| §5.4 本章小结 |
| 第六章 总结与展望 |
| §6.1 总结 |
| §6.2 展望 |
| 参考文献 |
| 致谢 |
| 作者在攻读硕士期间的主要研究成果 |
（2）基于PID算法的AGC系统设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究分析 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.3 论文主要工作和结构安排 |
| 第二章 AGC系统和PID算法的基本原理 |
| 2.1 AGC系统的基本原理 |
| 2.1.1 AGC电路结构类型 |
| 2.1.2 AGC电路的关键指标参数 |
| 2.2 PID算法概述 |
| 2.2.1 PID算法的基本原理 |
| 2.2.2 PID参数的作用及整定方法 |
| 2.3 基于Simulink的模数混合AGC系统仿真 |
| 2.4 本章小结 |
| 第三章 AGC系统的硬件电路设计 |
| 3.1 自动增益控制系统的设计方案 |
| 3.1.1 模数混合AGC电路的设计结构 |
| 3.1.2 射频增益链路的增益分配 |
| 3.2 射频增益链路 |
| 3.2.1 可变增益放大器的电路设计 |
| 3.2.2 增益链路的噪声系数 |
| 3.2.3 基于1stOpt的VGA曲线拟合函数 |
| 3.2.4 可选固定增益放大器和功分器 |
| 3.3 控制电压反馈电路 |
| 3.3.1 对数检波器的电路设计 |
| 3.3.2 ADC的电路设计 |
| 3.3.3 DAC的电路设计 |
| 3.3.4 滤波缓冲电路的设计 |
| 3.4 FPGA的电路设计 |
| 3.4.1 FPGA概述 |
| 3.4.2 FPGA配置电路的设计 |
| 3.4.3 FPGA的电源介绍 |
| 3.5 电源模块设计 |
| 3.6 PCB布局布线 |
| 3.6.1 射频微带线的匹配 |
| 3.6.2 PCB布局布线注意事项 |
| 3.6.3 AGC系统原理图和PCB版图 |
| 3.7 本章小结 |
| 第四章 AGC系统的数控实现 |
| 4.1 ADC采样模块 |
| 4.1.1 AD9233的采样时序分析 |
| 4.1.2 采样模块的设计 |
| 4.2 PID增益调控模块 |
| 4.2.1 时钟同步 |
| 4.2.2 增益调控分析 |
| 4.2.3 PID模块的设计 |
| 4.3 DAC总线控制模块 |
| 4.3.1 DAC三线接口配置 |
| 4.3.2 FPGA控制AD5322驱动 |
| 4.4 ADC总线配置模块 |
| 4.4.1 ADC SPI串口配置 |
| 4.4.2 AD9233寄存器配置 |
| 4.5 PID增益调控响应时间 |
| 4.6 本章小结 |
| 第五章 模数混合AGC系统的实物测试 |
| 5.1 模数混合AGC系统的硬件实物及测试平台 |
| 5.2 射频增益链路的测试 |
| 5.3 对数检波器的测试 |
| 5.4 AGC系统数控模块的测试 |
| 5.5 AGC系统输入输出功率测试 |
| 5.6 AGC系统的带宽测试 |
| 5.7 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 附录 缩写全称 |
| 攻读硕士学位期间取得的成果 |
（3）并行交替采样失配误差自动标定及修正技术的研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 引言 |
| 1.1 基于高速ADC采样的波形数字化技术 |
| 1.2 TIADC采样系统的发展及应用 |
| 参考文献 |
| 第二章 TIADC系统失配误差及其标定和修正方法调研 |
| 2.1 TIADC系统的性能参数 |
| 2.1.1 ADC基本参数 |
| 2.1.2 失配误差参数 |
| 2.2 失配误差修正技术在应用中遇到的问题 |
| 2.3 失配误差参数标定以及修正方法 |
| 2.3.1 基于后台校准的标定和修正方法 |
| 2.3.2 基于前景校准的标定和修正方法 |
| 2.3.2.1 基于完美重构算法的前景校准 |
| 2.3.2.2 基于遗传算法的前景校准 |
| 2.4 变温环境下的失配误差修正技术路线 |
| 2.5 本章小结 |
| 参考文献 |
| 第三章 TIADC系统失配误差自动标定及实时修正方案 |
| 3.1 基于完美重构修正算法的原理 |
| 3.1.1 理想采样系统采样过程的分析 |
| 3.1.2 失配误差对TIADC系统产生的影响 |
| 3.1.3 基于完美重构滤波器的TIADC修正算法 |
| 3.2 基于硬件实现的自动标定和实时修正方案 |
| 3.2.1 失配误差自动标定方案 |
| 3.2.1.1 失配误差四参数拟合计算方法 |
| 3.2.1.2 宽带下的失配误差标定过程 |
| 3.2.1.3 修正参数的变温自动适配方案 |
| 3.2.1.4 基于FPGA高阶综合设计的硬件实现方案 |
| 3.2.2 基于并行计算的硬件实时修正方案 |
| 3.3 本章小结 |
| 参考文献 |
| 第四章 20 Gsps 12位TIADC系统硬件设计 |
| 4.1 20 Gsps 12位TIADC系统硬件设计目标以及设计难点 |
| 4.2 20 Gsps 12位TIADC系统硬件设计结构 |
| 4.2.1 模拟信号处理电路设计 |
| 4.2.1.1 ADC芯片及其性能分析 |
| 4.2.1.2 模拟信号传输电路 |
| 4.2.2 时钟产生电路设计 |
| 4.2.2.1 时钟源及采样时钟PLL |
| 4.2.2.2 采样时钟调理电路 |
| 4.2.2.3 数据传输参考时钟电路 |
| 4.2.3 数字部分设计 |
| 4.2.3.1 FPGA选型 |
| 4.2.3.2 ADC串行数据接口 |
| 4.2.3.3 数据缓存和读出 |
| 4.2.3.4 数据存储及状态监控模块 |
| 4.2.4 电源设计 |
| 4.2.5 PCB设计考虑 |
| 4.2.5.1 PCB介质材料选择 |
| 4.2.5.2 模拟信号走线插损仿真和测试 |
| 4.2.5.3 含PCB走线的模拟信号传输电路仿真 |
| 4.2.5.4 高速数字信号走线仿真 |
| 4.2.6 20 Gsps 12位TIADC系统实物图 |
| 4.3 本章小结 |
| 参考文献 |
| 第五章 20 Gsps 12位TIADC系统硬件逻辑设计 |
| 5.1 20 Gsps 12位TIADC系统硬件逻辑结构及设计难点 |
| 5.1.1 失配误差自动标定逻辑总体结构 |
| 5.1.2 实时修正逻辑总体结构 |
| 5.1.3 硬件逻辑设计难点 |
| 5.2 各部分逻辑功能模块设计 |
| 5.2.1 ADC串行数据接收和同步 |
| 5.2.2 ADC原始数据重组和输出 |
| 5.2.3 自动标定逻辑设计 |
| 5.2.3.1 失配误差系数标定逻辑 |
| 5.2.3.2 修正滤波器系数计算逻辑 |
| 5.2.3.3 自动标定数据交互逻辑 |
| 5.2.4 实时修正逻辑设计 |
| 5.2.4.1 实时FIR计算的并行结构 |
| 5.2.4.2 实时FIR计算逻辑算法结构 |
| 5.2.4.3 实时FIR计算硬件资源布局优化 |
| 5.2.5 数据读出接口和慢控制 |
| 5.3 逻辑资源占用量统计 |
| 5.4 本章小结 |
| 参考文献 |
| 第六章 20 Gps 12位TIADC系统测试及结果分析 |
| 6.1 测试方案和测试平台 |
| 6.2 测试结果 |
| 6.2.1 ADC原始性能测试 |
| 6.2.1.1 采样时钟和数据传输接口测试 |
| 6.2.1.2 系统带宽性能测试 |
| 6.2.1.3 ADC单通道性能 |
| 6.2.1.4 并行交替采样原始性能 |
| 6.2.2 离线修正性能测试 |
| 6.2.2.1 离线失配误差标定结果 |
| 6.2.2.2 离线失配误差修正性能 |
| 6.2.3 自动标定功能测试 |
| 6.2.3.1 失配误差自动标定功能测试 |
| 6.2.3.2 滤波器系数计算功能测试 |
| 6.2.4 实时修正测试 |
| 6.2.4.1 实时修正性能测试 |
| 6.2.4.2 瞬态波形测试 |
| 6.2.5 变温环境测试 |
| 6.2.6 测试结果对比 |
| 6.3 本章小结 |
| 参考文献 |
| 第七章 总结与展望 |
| 7.1 总结与展望 |
| 7.2 论文创新点 |
| 攻读学位期间发表的学术论文 |
| 致谢 |
（4）国产高速ADC采样率倍增应用验证与拉偏设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究背景与意义 |
| 1.2 国内外研究现状 |
| 1.3 本文主要贡献与创新 |
| 1.4 研究内容及结构 |
| 第二章 总体方案设计 |
| 2.1 4GSPS采样率倍增技术方案 |
| 2.1.1 高速采样技术原理与误差分析 |
| 2.1.2 4GSPS采样率倍增模块总体方案 |
| 2.2 ADC拉偏测试技术方案 |
| 2.2.1 ADC需求项拉偏测试原理 |
| 2.2.2 ADC需求项拉偏测试总体方案 |
| 2.3 本章小结 |
| 第三章 采样率倍增系统的设计与实现 |
| 3.1 采样率倍增模块硬件电路设计 |
| 3.1.1 宽带驱动电路设计 |
| 3.1.2 多相采样时钟设计 |
| 3.1.3 同步复位电路设计 |
| 3.2 高速数据流接收与处理 |
| 3.2.1 高速数据流接收与缓存设计 |
| 3.2.2 高速数据处理模块设计 |
| 3.3 基于正弦拟合的误差估计与校正方法 |
| 3.3.1 基于三参数正弦拟合算法的误差估计 |
| 3.3.2 基于三参数正弦拟合的误差校正 |
| 3.4 本章小结 |
| 第四章 拉偏测试系统的设计与性能指标的计算 |
| 4.1 ADC拉偏测试模块硬件电路设计 |
| 4.1.1 宽带驱动电路设计 |
| 4.1.2 电压拉偏与监控电路设计 |
| 4.1.3 采样时钟拉偏电路设计 |
| 4.2 ADC主要性能指标与计算方法 |
| 4.2.1 静态特性 |
| 4.2.2 动态特性 |
| 4.3 本章小结 |
| 第五章 系统测试与验证 |
| 5.1 采样率倍增模块调试与性能测试 |
| 5.1.1 硬件功能与性能测试 |
| 5.1.2 系统性能测试与分析 |
| 5.2 ADC拉偏测试模块调试与测试分析 |
| 5.2.1 硬件调试与分析 |
| 5.2.2 国内外ADC性能对比 |
| 5.3 本章小结 |
| 第六章 结论与展望 |
| 6.1 课题结论 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（5）12 Bits分段式逐次逼近型模/数转换器（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 论文研究工作内容与结构安排 |
| 2 模/数转换器概述 |
| 2.1 模/数转换器的基本工作原理 |
| 2.2 ADC的主要性能参数简介 |
| 2.2.1 静态参数 |
| 2.2.2 动态参数 |
| 2.3 常见ADC结构及优缺点 |
| 2.3.1 流水线型模/数转换器 |
| 2.3.2 Sigma-Delta型模/数转换器 |
| 2.3.3 逐次逼近型模/数转换器 |
| 2.4 本章小结 |
| 3 SAR ADC技术分析 |
| 3.1 SAR ADC工作原理 |
| 3.2 数/模转换器(DAC)架构分析与设计 |
| 3.2.1 电压缩放型DAC |
| 3.2.2 电流缩放型DAC |
| 3.2.3 电荷重分配型DAC |
| 3.2.4 电容阵列常见开关时序 |
| 3.3 SAR ADC误差源分析 |
| 3.3.1 数模转换器(DAC)电容阵列的失配 |
| 3.3.2 采样开关的非线性 |
| 3.3.3 比较器的失调 |
| 3.4 本章小结 |
| 4 12 Bits单端输入SAR ADC电路设计 |
| 4.1 SAR ADC整体架构设计 |
| 4.2 采样/保持电路设计 |
| 4.2.1 采样开关设计技术 |
| 4.2.2 采样/保持电路(S/H)的实现 |
| 4.3 电容阵列DAC的实现 |
| 4.3.1 单位电容的选取 |
| 4.3.2 DAC的设计与仿真 |
| 4.4 比较器模块的研究与设计 |
| 4.4.1 比较器工作原理 |
| 4.4.2 比较器常用架构 |
| 4.4.3 本文比较器电路设计 |
| 4.5 SAR ADC时序设计 |
| 4.6 逐次逼近控制逻辑电路设计 |
| 4.7 本章小结 |
| 5 SAR ADC电路仿真及版图设计 |
| 5.1 Matlab行为级建模 |
| 5.2 整体电路仿真 |
| 5.3 动态性能分析 |
| 5.4 整体电路版图设计 |
| 5.5 本章小结 |
| 6 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 结论 |
| 参考文献 |
| 致谢 |
（6）基于14nm FINFET工艺12位500KSPS逐次逼近型ADC设计（论文提纲范文）
| 摘要 |
| abstract |
| 引言 |
| 0.1 研究背景 |
| 0.2 SAR ADC发展以及研究意义 |
| 0.3 研究内容及论文架构 |
| 第1章 ADC基本理论 |
| 1.1 ADC基本工作原理 |
| 1.2 ADC性能参数 |
| 1.2.1 静态性能参数 |
| 1.2.2 动态性能参数 |
| 1.3 ADC主要类型 |
| 1.3.1 FLASH ADC |
| 1.3.2 两步式ADC |
| 1.3.3 流水线型ADC(Pipeline ADC) |
| 1.3.4 逐次逼近型ADC(SAR ADC) |
| 1.3.5 过采样型ADC |
| 1.4 本章小结 |
| 第2章 外围电路设计 |
| 2.1 FINFET工艺 |
| 2.1.1 FINFET基本结构 |
| 2.1.2 FINFET器件性质 |
| 2.1.3 FINFET与 CMOS工艺在电路设计上的区别 |
| 2.2 基准电路设计 |
| 2.2.1 带隙基准原理 |
| 2.2.2 本文采用的带隙基准结构 |
| 2.2.3 分压电阻设计 |
| 2.3 电平转换 |
| 2.3.1 低电平转高电平 |
| 2.3.2 高电平转低电平 |
| 2.4 本章小结 |
| 第3章 SAR ADC核心电路设计 |
| 3.1 DAC模块的设计 |
| 3.1.1 上/下极板采样 |
| 3.1.2 DAC设计分析 |
| 3.1.3 电容计算 |
| 3.2 开关设计 |
| 3.2.1 采样开关 |
| 3.2.2 栅压自举开关设计 |
| 3.2.3 开关的其他非理想因素 |
| 3.3 比较器设计 |
| 3.3.1 比较器分类 |
| 3.3.2 比较器失调电压 |
| 3.3.3 比较器失调电压的消除 |
| 3.3.4 比较器整体架构 |
| 3.4 控制逻辑电路设计 |
| 3.5 整体电路仿真 |
| 3.5.1 静态参数仿真 |
| 3.5.2 动态参数仿真 |
| 3.6 本章小结 |
| 第4章 版图设计及系统仿真验证 |
| 4.1 系统版图设计 |
| 4.1.1 版图设计基本考虑 |
| 4.2 版图设计 |
| 4.3 版图后仿真 |
| 4.4 本章小结 |
| 第5章 总结与展望 |
| 致谢 |
| 参考文献 |
| 攻读学位期间发表的学术论文及参加科研情况 |
（7）高精度六位半DMM模块设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景与意义 |
| 1.2 DMM的国内外研究现状及发展趋势 |
| 1.2.1 国外研究现状 |
| 1.2.2 国内研究现状 |
| 1.2.3 DMM发展趋势 |
| 1.3 课题任务 |
| 1.3.1 功能设计任务 |
| 1.3.2 性能设计任务 |
| 1.4 论文结构安排 |
| 第二章 软硬件整体方案设计 |
| 2.1 硬件调理电路方案 |
| 2.1.1 直流电压测量方案与噪声分析 |
| 2.1.2 直流电流测量方案与噪声分析 |
| 2.1.3 电阻测量方案与噪声分析 |
| 2.1.4 电源电路设计方案与噪声分析 |
| 2.1.5 数据采集与控制方案 |
| 2.2 软件设计方案 |
| 2.3 本章小结 |
| 第三章 系统硬件电路设计 |
| 3.1 电压测量电路设计 |
| 3.1.1 电压衰减网络 |
| 3.1.2 继电器驱动电路 |
| 3.1.3 程控放大器电路 |
| 3.2 电流测量电路设计 |
| 3.3 电阻测量电路设计 |
| 3.3.1 电压基准源电路 |
| 3.3.2 电阻选择网络电路 |
| 3.3.3 电流源及其输出保护电路 |
| 3.4 数据采集与控制电路设计 |
| 3.4.1 ADC电路 |
| 3.4.2 ADC控制电路 |
| 3.4.3 调理电路控制电路 |
| 3.5 电源电路设计 |
| 3.5.1 AC-DC模块 |
| 3.5.2 DC-DC模块 |
| 3.5.3 LDO模块 |
| 3.6 本章小结 |
| 第四章 系统软件设计 |
| 4.1 系统主控软件设计 |
| 4.1.1 上电自检功能设计 |
| 4.1.2 ADC初始化 |
| 4.1.3 数据读取与上传功能设计 |
| 4.2 上位机软件设计 |
| 4.2.1 设备自检功能设计 |
| 4.2.2 数据接收与显示功能设计 |
| 4.2.3 档位校准功能设计 |
| 4.2.4 档位切换功能设计 |
| 4.2.5 数据保存功能设计 |
| 4.3 软件算法设计 |
| 4.3.1 ADC中的数字抽样滤波器 |
| 4.3.2 FPGA中的FIR滤波器 |
| 4.3.3 STM32 与上位机中的算数平均值滤波器 |
| 4.4 本章小结 |
| 第五章 测试与验证 |
| 5.1 测试平台搭建 |
| 5.2 功能测试 |
| 5.2.1 设备自检功能测试 |
| 5.2.2 系统测量及结果显示功能测试 |
| 5.2.3 档位切换功能测试 |
| 5.2.4 档位校准功能测试 |
| 5.2.5 数据保存功能测试 |
| 5.3 性能指标验证 |
| 5.3.1 直流电压测量精度验证 |
| 5.3.2 直流电流测量精度验证 |
| 5.3.3 电阻测量精度验证 |
| 5.4 本章小结 |
| 第五章 总结与展望 |
| 6.1 全文总结 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 附录 |
| 攻读硕士学位期间取得的成果 |
（8）多模式感知传感器接口的模拟前端电路研究与设计（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 研究工作的背景及意义 |
| 1.2 传感器模拟前端电路的国内外研究现状 |
| 1.2.1 可重构多传感器接口电路研究现状 |
| 1.2.2 时间域ADC研究现状 |
| 1.3 本文的主要贡献与创新 |
| 1.4 本论文的内容与结构安排 |
| 第二章 可重构多传感器接口电路介绍 |
| 2.1 可重构多传感器接口电路的实现方式和分类 |
| 2.2 基于现场可编程模拟阵列(FPAA)的传感器接口电路 |
| 2.2.1 检测电压传感器模式 |
| 2.2.2 检测电流传感器模式 |
| 2.2.3 检测电容传感器模式 |
| 2.2.4 检测电阻传感器模式 |
| 2.3 基于开关电容器(SC)技术的传感器接口电路 |
| 2.3.1 检测电压传感器模式 |
| 2.3.2 检测电流传感器模式 |
| 2.3.3 检测电容传感器模式 |
| 2.3.4 检测电阻传感器模式 |
| 2.4 基于斩波稳定技术CHS的传感器接口电路 |
| 2.5 各类型可重构多传感器接口电路的比较 |
| 2.6 本章小结 |
| 第三章 ADC概述 |
| 3.1 传统的电压域ADC |
| 3.1.1 SAR ADC |
| 3.1.2 Flash ADC |
| 3.1.3 Pipeline ADC |
| 3.1.4 时间交织(Time-Interleaving)ADC |
| 3.2 时间域ADC |
| 3.2.1 主要工作原理 |
| 3.2.2 电压时间转换器(VTC) |
| 3.2.3 时间电压转换器(TDC) |
| 3.2.4 两步式时间域ADC数学模型分析 |
| 3.2.5 一步式时间域ADC数学模型分析 |
| 3.3 衡量ADC性能的主要指标 |
| 3.4 本章小结 |
| 第四章 基本电压-延迟转换电路设计 |
| 4.1 基本数字延迟模块:反相器 |
| 4.1.1 下降时间 |
| 4.1.2 上升时间 |
| 4.1.3 传播延迟 |
| 4.2 高线性度电压-延迟电路的设计 |
| 4.2.1 基于并联电容器技术的单元设计 |
| 4.2.2 基于简单电流饥饿技术的延迟单元设计 |
| 4.2.3 电流饥饿反相器与常规反相器并联技术 |
| 4.2.4 电流饥饿反相器与常规反相器级联技术 |
| 4.2.5 数字可编程延迟单元技术 |
| 4.2.6 可变电阻技术 |
| 4.2.7 交叉耦合技术 |
| 4.2.8 体偏置技术 |
| 4.2.9 不同电压-延迟电路的性能比较 |
| 4.3 本章小结 |
| 第五章 模拟前端电路设计 |
| 5.1 传感器模拟前端电路整体拓扑结构 |
| 5.2 可重构多传感器接口电路 |
| 5.2.1 电压传感模式 |
| 5.2.2 电流传感模式 |
| 5.2.3 电容传感模式 |
| 5.2.4 电阻传感模式 |
| 5.3 时间域ADC设计 |
| 5.3.1 ADC的系统结构 |
| 5.3.2 ADC的非理想因素分析 |
| 5.3.3 ADC整体MATLAB建模与仿真 |
| 5.3.4 电压-延迟转换器设计 |
| 5.4 时间域ADC电路验证及仿真 |
| 5.4.1 时域ADC低通滤波特性仿真分析 |
| 5.4.2 单端模式和差分模式下的ADC频谱特性对比 |
| 5.4.3 不同线性度的电压延迟单元对ADC频谱特性的影响 |
| 5.5 本章小结 |
| 第六章 全文总结与展望 |
| 6.1 全文总结 |
| 6.2 后续工作展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士学位期间取得的成果 |
（9）面向CMOS图像传感器的模数转换器设计研究（论文提纲范文）
| 摘要 |
| Abstract |
| 1 绪论 |
| 1.1 课题研究背景 |
| 1.1.1 数字成像系统 |
| 1.1.2 图像传感器 |
| 1.2 国内外研究现状 |
| 1.3 研究目的及意义 |
| 1.4 论文的主要工作和内容安排 |
| 2 ADC理论基础 |
| 2.1 引言 |
| 2.2 ADC工作原理 |
| 2.3 ADC主要性能参数 |
| 2.3.1 ADC的静态参数 |
| 2.3.2 ADC的动态参数 |
| 2.4 ADC结构 |
| 2.4.1 逐次逼近ADC |
| 2.4.2 全并行ADC |
| 2.4.3 流水线型ADC |
| 2.4.4 单斜率ADC |
| 2.5 CMOS图像传感器中的ADC |
| 2.5.1 芯片级ADC |
| 2.5.2 列级并行ADC |
| 2.5.3 像素级并行ADC |
| 2.6 本章小结 |
| 3 列级单斜率ADC设计 |
| 3.1 引言 |
| 3.2 列级SS ADC电路结构及工作时序 |
| 3.3 计数器电路设计 |
| 3.4 斜坡产生器电路设计 |
| 3.4.1 典型DAC结构 |
| 3.4.2 斜坡产生器电路设计 |
| 3.5 比较器电路设计 |
| 3.5.1 比较器工作原理 |
| 3.5.2 比较器失调较准 |
| 3.5.3 比较器设计 |
| 3.6 本章小结 |
| 4 像素级两步斜率ADC设计 |
| 4.1 引言 |
| 4.2 CIS中的像素结构 |
| 4.2.1 无源像素 |
| 4.2.2 有源像素 |
| 4.3 像素级TS SS ADC整体电路及工作时序 |
| 4.4 相关双采样电路设计 |
| 4.5 比较器电路设计 |
| 4.6 锁存器设计 |
| 4.7 斜坡产生器与计数器电路设计 |
| 4.8 数据处理模块 |
| 4.9 本章小结 |
| 5 仿真结果与版图设计 |
| 5.1 电路仿真结果 |
| 5.1.1 列级SS ADC关键模块仿真 |
| 5.1.2 列级SS ADC整体仿真 |
| 5.1.3 像素级TS SS ADC关键模块仿真 |
| 5.1.4 像素级TS SS ADC整体仿真结果 |
| 5.2 电路版图设计 |
| 5.3 本章小结 |
| 结论 |
| 参考文献 |
| 攻读硕士学位期间发表学术论文情况 |
| 致谢 |
（10）高速高精度模数转换器分辨率提升应用验证及拉偏测试（论文提纲范文）
| 摘要 |
| abstract |
| 第一章 绪论 |
| 1.1 项目研究背景 |
| 1.2 国内外研究现状 |
| 1.3 本论文的研究意义与贡献 |
| 1.4 研究内容与结构安排 |
| 第二章 ADC分辨率提升应用验证与拉偏测试总体方案设计 |
| 2.1 ADC分辨率提升应用验证总体方案设计 |
| 2.1.1 分辨率提升技术原理分析 |
| 2.1.2 信号调理通道方案设计 |
| 2.1.3 JESD204B接口的多ADC同步方案设计 |
| 2.1.4 多ADC同步低抖动时钟方案设计 |
| 2.2 ADC条件拉偏总体方案设计 |
| 2.2.1 电源拉偏方案设计 |
| 2.2.2 时钟频率拉偏方案设计 |
| 2.2.3 共模电压拉偏方案设计 |
| 2.2.4 电压监控方案设计 |
| 2.3 主要器件选型 |
| 2.3.1 模数转换器选型 |
| 2.3.2 时钟芯片选型 |
| 2.3.3 可编程逻辑器件选型 |
| 2.4 本章小结 |
| 第三章 分辨率提升应用验证板硬件及逻辑设计 |
| 3.1 分辨率提升应用验证板硬件设计 |
| 3.1.1 信号调理通道硬件电路设计 |
| 3.1.2 ADC外围电路硬件设计 |
| 3.1.3 多ADC同步低抖动时钟电路硬件设计 |
| 3.2 分辨率提升应用验证板逻辑设计 |
| 3.2.1 基于JESD204B的数据采集预处理 |
| 3.2.2 JESD204B链路解映射逻辑设计 |
| 3.2.3 JESD204B多 ADC同步逻辑设计 |
| 3.2.4 多ADC同步高速数据流缓存逻辑设计 |
| 3.3 分辨率提升适用条件 |
| 3.4 本章小结 |
| 第四章 ADC拉偏测试板硬件及逻辑设计 |
| 4.1 ADC拉偏测试板硬件电路设计 |
| 4.1.1 电压拉偏模块硬件电路设计 |
| 4.1.2 共模电压拉偏硬件电路设计 |
| 4.1.3 时钟频率拉偏硬件电路设计 |
| 4.1.4 电压监控硬件电路设计 |
| 4.2 ADC拉偏测试板硬件逻辑设计 |
| 4.2.1 模数转换器及锁相环的配置 |
| 4.2.2 高速数据流存缓存辑设计 |
| 4.3 本章小结 |
| 第五章 系统测试与分析验证 |
| 5.1 ADC的参数及测试方法 |
| 5.1.1 ADC的静态参数 |
| 5.1.2 静态参数的测试方法 |
| 5.1.3 ADC的动态参数 |
| 5.1.4 动态参数的测试方法 |
| 5.2 分辨率提升应用验证板系统测试与指标分析 |
| 5.2.1 分辨率提升应用验证平台的搭建 |
| 5.2.2 分辨率指标验证 |
| 5.3 ADC拉偏测试板系统调试与指标分析 |
| 5.3.1 ADC拉偏测试平台的搭建 |
| 5.3.2 ADC指标测试验证 |
| 5.4 本章小结 |
| 第六章 结论与展望 |
| 6.1 课题结论 |
| 6.2 展望 |
| 致谢 |
| 参考文献 |
| 攻读硕士期间取得的研究成果 |
四、对ADC电路采用浮地的研究（论文参考文献）
- [1]高速模数转换器芯片的研究与设计[D]. 符征裕. 桂林电子科技大学, 2021(02)
- [2]基于PID算法的AGC系统设计[D]. 行苗. 电子科技大学, 2021(01)
- [3]并行交替采样失配误差自动标定及修正技术的研究[D]. 董若石. 中国科学技术大学, 2021
- [4]国产高速ADC采样率倍增应用验证与拉偏设计[D]. 杨月. 电子科技大学, 2021(01)
- [5]12 Bits分段式逐次逼近型模/数转换器[D]. 潘龙. 大连理工大学, 2021(01)
- [6]基于14nm FINFET工艺12位500KSPS逐次逼近型ADC设计[D]. 陈韵怡. 辽宁大学, 2021(12)
- [7]高精度六位半DMM模块设计[D]. 司涛杰. 电子科技大学, 2021(01)
- [8]多模式感知传感器接口的模拟前端电路研究与设计[D]. 张家宜. 电子科技大学, 2021(01)
- [9]面向CMOS图像传感器的模数转换器设计研究[D]. 李纪桐. 大连理工大学, 2021(01)
- [10]高速高精度模数转换器分辨率提升应用验证及拉偏测试[D]. 高希红. 电子科技大学, 2021(01)